Panel displeja, ktorý sa vyrába LCD displejom z tekutých kryštálov, je široko používaný vo vojenských zariadeniach. Tento dizajn prijíma Spartan-3E FPGA ako hardvér. LCD a 16-ti znakový LCD displej s 2 a TIm je vybavený grafickým ovládačom Sitronix ST7066U, ktorý realizuje znak alebo čínsky charakter LCD displeja. Zobrazenie na celej obrazovke, mobilný displej na celú obrazovku a jednoznakový displej na obrazovke. Všetky funkcie sú implementované v jazyku VHDL, aby spĺňali požiadavky LCD displeja a dosiahli rôzne zobrazovacie efekty.
Vďaka svojej malej veľkosti, nízkej hmotnosti a nízkej spotrebe LCD displeje z tekutých kryštálov majú širokú škálu aplikácií. Napríklad ako zobrazovacie panely pre lietadlá, cisterny a lode môže byť priestor obsadený originálnym CRT displejom znížený, hmotnosť zariadenia môže byť znížená a mobilita môže byť zvýšená.
Tento dizajn využíva znakový LCD displej so zabudovaným grafickým ovládačom Si.tronix ST7066U na vývojovej doske Spartan-3E, ktorý realizuje: (1) zobrazenie jedného znaku na ľubovoľnej pozícii a zobrazenie znakov na celej obrazovke a celej obrazovke; (2) Zobrazenie vlastných znakov (znakov) a zobrazenie jednotlivých znakov na celú obrazovku. Medzi nimi je grafický kontrolér [1] zodpovedný za príjem riadiacich príkazov a dát a ich odosielanie na LCD displej.
1 Grafický radič Sitronix ST7066U
Riadiaca jednotka má tri interné úložné priestory, DD RAM, CGROM a CG RAM, ktoré by mali byť inicializované pred odoslaním údajov.
(1) DD RAM (zobrazenie dát RAM)
Kód znaku je uložený. Fyzicky má DD RAM celkovo 80 znakov, každý riadok má 40 znakov, ale iba 16 sa môže zobraziť a zvyšných 24 sa nezobrazí. Pred čítaním alebo zápisom je potrebné inicializovať počítadlo adries. Počítadlo adresy sa dá po čítaní alebo písaní udržiavať konštantne alebo automaticky zvýšené alebo znížené o 1.
(2) CG ROM (generátor znakov ROM)
Bitová mapa písma obsahujúca každý vopred určený znak.
(3) CG RAM (generátor znakov RAM)
Obsahuje 8-bitové bitové mapy vlastných znakov. Každý bit vlastného znaku pozostáva z 5 bodov v 8 bitových bitových mapách. Konkrétne použitie je rovnaké ako DD RAM.
1.1 Signály rozhrania s FPGA
Signály rozhrania LCD a FPGA [2] sú: (1) aktivovať signál LCD_E; (2) zaregistrovať výberový signál LCD_RS; (3) riadiaci signál čítania / zápisu LCD_RW; (4) štyri dátové riadky LCD a dátová linka StrataFlash SF_D Reuse 11: 8.
1.2 Časová analýza
Hodnota údajov SF_D 11: 8, LCD_RS, LCD_RW musí byť nastavená a stabilná najmenej 40 ns predtým, ako LCD_E prejde vysoko a LCD_E zostáva vysoká najmenej 230 ns. V mnohých aplikáciách je LCD_RW vždy nízka, pretože údaje sa z displeja zvyčajne nečítajú.
Ako je znázornené na obrázku 1, údaje sa prenášajú v 8-bitovom formáte a sú rozdelené na 4 bitové a 4 bitové. Prvé vysoké 4 bity a potom nízke 4 bity majú interval najmenej 1us. 8-bitová operácia zápisu má minimálny interval 40 us pred ďalšou komunikáciou a oneskorenie sa musí zvýšiť na 1,64 ms po zrušení príkazu.
Návrh LCD LCD založený na FPGA
Časový diagram časového rozhrania rozhrania LCD na obrázku 1
2 dizajn dátového displeja
2.1 Vývojový diagram
Ako je znázornené na obrázku 2, zobrazenie údajov LCD obsahuje inicializáciu pri zapnutí, zobrazenie konfigurácie, zápis údajov na displej a počiatočná adresa by sa mala nastaviť pred zápisom dát.
Návrh LCD LCD založený na FPGA
Obrázok 2 Diagram zobrazenia LCD displeja
Kryštál vývojovej dosky je 50 MHz.
